Si‑on‑SiC键合衬底：界面电荷如何影响衬底电学性能与下游器件

对于衬底供应商，衬底不只是“外观合格、无空洞、键合牢固”，更关键是衬底的电学性能。在前一篇中我们看到：同样是100 mm Si‑on‑SiC键合衬底，原始n型硅器件层，在2 μm厚度下测出p型电学响应；减薄到1 μm才接近n型特性。

掺杂没有改变，问题出在键合异质界面以及衬底加工带来的薄膜损伤。本篇结合仿真，拆解键合衬底的界面风险、规格选型要点，以及给客户选型的参考。

实验现象回顾

测试样品：基于半绝缘4H‑SiC衬底制备的Si‑on‑SiC键合衬底，硅器件层分为1 μm、2 μm两种规格；在衬底上制作横向MOS电容器LMOS‑Cs评估衬底电学质量。

• 2 μm硅器件层衬底：C‑V曲线呈现p型特征；

• 1 μm硅器件层衬底：电学行为接近n型，但存在频率色散、电荷积累不完全；

• 对照普通块状硅晶圆，无上述异常现象，证明异常来源于Si/SiC键合衬底的异质结构。

三大可疑来源：

1. SiC衬底与硅之间的键合界面陷阱电荷（Si/SiC界面）；

2. 硅器件层上表面MOS氧化层界面陷阱；

3. 键合、研磨、刻蚀工艺在硅器件层内部引入的薄膜损伤层。

拆解键合衬底内部的电学效应

仿真模型复现BP2工艺Si‑on‑SiC衬底二维结构，分别引入不同界面陷阱密度，模拟衬底电学响应：

场景1：仅引入上下界面陷阱电荷

参数设置：

• Si/SiC键合底部界面陷阱

• 硅上表面MOS界面陷阱

仿真结果：可以复现1 μm规格Si‑on‑SiC衬底的频率色散现象。

衬底原理解读：Si/SiC键合界面高密度陷阱电荷，会从衬底底部向上形成耗尽区；硅薄膜很薄时，耗尽区压缩导电通道，等效串联电阻上升，造成C‑V频率色散。这是异质键合衬底与生俱来的界面效应，和SiC衬底品质、键合工艺直接相关。

但仅靠界面电荷，无法解释2 μm硅器件层衬底完全p型反转现象。2 μm硅层厚度更大，单靠界面电荷不足以把整个硅层完全耗尽。

场景2：叠加硅器件层内部工艺损伤层

模型假设：衬底硅器件层内存在300 nm加工损伤区域，来自原始SOI BOX界面；

• 损伤区载流子寿命缩短至1 ps；

• 引入类受主体陷阱密度

• MOS界面陷阱调高至

加入损伤层之后，仿真可以完美复现2 μm衬底完整p型反转C‑V曲线。

【图片1：仿真C-V曲线与实验测试结果对比图】

衬底业务启示：2 μm器件层衬底，会保留SOI原始BOX界面带来的损伤层；1 μm器件层衬底，通过刻蚀把该损伤层去除，电学表现得到改善。这就解释了为什么同样一套键合工艺，不同器件层厚度，衬底电学性能差距巨大。

核心物理概念

薄层夹断（pinching）效应

Si‑on‑SiC键合衬底中，硅器件层上下两个界面（Si‑SiC键合界面、硅上表面）的陷阱电荷，会双向向内扩展耗尽区。硅薄膜越薄，导电通道越容易被压缩，衬底等效串联电阻升高，带来电学色散。该现象在SOS（硅‑蓝宝石）键合衬底体系同样存在。

“n型衬底测出来p型”属于电学假象，不是衬底掺杂做错

硅器件层本身依旧是n型掺杂，不是衬底材料掺杂反转为p型。是键合界面陷阱 + 硅薄膜内部工艺损伤、陷阱充放电、载流子复合生成耦合作用，造成测量得到p型曲线。

对衬底供应商&客户选型的落地启示

1. 键合界面是这款衬底的核心质控点
不只是看键合有无空洞、键合强度；Si‑SiC键合界面氧化层均匀性、界面陷阱密度，直接决定整套衬底电学质量。即便低温键合实现97%良率，界面电荷依然是关键短板，也是衬底迭代优化重点。

2. 器件层厚度是Si‑on‑SiC衬底核心规格参数
2 μm器件层耐压潜力更高，但容易携带原始SOI界面损伤，电学一致性差；1 μm器件层电学质量更好，但耐压下降。给客户做方案推荐时，必须同步告知该权衡关系。

3. 评估Si‑on‑SiC键合衬底，不能只做外观检测，必须配套C‑V等电学表征，评估界面陷阱水平，否则下游器件会出现漏电、串联电阻偏高、性能漂移等问题。

本篇总结

Si‑on‑SiC键合衬底，以半绝缘4H‑SiC衬底为基底，依靠晶圆键合实现硅薄膜转移，是面向航天、极端环境的特色异质衬底。

衬底的性能瓶颈，不完全来自SiC基底本身，更多来自Si与SiC之间的键合界面陷阱，以及硅器件层的工艺损伤。

在衬底销售与客户对接中，除了提供尺寸、电阻率、器件层厚度、键合良率等硬件参数，也需要向客户传递界面电荷带来的电学风险，帮助客户做好衬底规格选型。